Сортировать:
- по релевантности
- по дате
- по зарплате
160 000 - 160 000 руб.
Описание техническое образование; знание и опыт использования языка SystemVerilog/Verilog, Tcl; Обязанности разработка и поддержание testbench-сценарии на языке SystemVerilog; участие в выпуске релизов и предрелизов, составление отчётов по результатам ...
04.04.2025